免费在线. 自对准技术： 自对准工艺是先在生长有栅氧化膜的硅单晶片上淀积一层多晶硅，然后在 多晶硅上刻蚀出两个扩散窗口，杂质经窗口热扩散到硅单晶片内，形成源和漏 扩散区，同时形成导电的多晶硅栅电极，其位置自动与源和漏的位置对准。按 照这种自对准工艺，栅与源和漏的覆盖由杂质侧向扩散完成，比铝栅工艺的覆 盖电容要小很多。采用离子注入掺杂工艺的杂质侧向扩散更小，用它代替硅栅 工艺中的热扩散工艺，能进一步减小栅对源和漏的覆盖电容。此外，在铝栅工 艺中，即使铝栅电极比沟道短，也可增加一步离子注入工艺填充栅区旁的未衔 接部分，实现自对准，借以减小寄生电容，可提高 MOS 集成电路的开关速度 和工作频率，同时也减小器件尺寸而提高电路的集成度。 自对准工艺在隔离氧化前的工序与一般用 PN 结隔离制造集成电路的工序 相同。隔离氧化后，在氧化层上淀积一层厚 1000~1200埃的硬 Si3 N4 膜，然后 套隔离区及基区的复合版，以光刻胶作为掩蔽，用等离子刻蚀方法去除隔离区 及基区上的硬 Si3N4 膜，露出氧化层，用比隔离区面积稍大的掩膜版光刻隔离 区，进行隔离扩散后用氢氟酸溶液漂去基区上的氧化层，到此也就完成了隔离 区与基区之间的自行对准工序。随后进行基区扩散的同时进行发射区氧化，再 用等离子刻蚀方法去除作为掩蔽用的硬 Si3N4 膜。自对准工艺如下页图 a~f 所示。 现在有一种全自对准槽栅 IGBT( 绝缘栅双极晶体管 )结构，其工艺简单，全 套工艺只有两张光刻版，提高了工艺成品率。它独特的 IGBT 沟道多重短路结 构，有效地防止了器件闩锁，采用氧化层硬掩膜和硅化物工艺，实现了全自对 准的多晶硅反刻和金属连接，增加了 IGBT 芯片单位面积的元胞密度和沟道宽 度，提高了器件的电流能力。用砷 (As)掺杂代替磷 (P)掺杂，有效地提高了源区 + 表面浓度，实现了浅结工艺。整套工艺只要 P 和槽栅两张掩膜版，取消了光刻 套准，从而极大地缩小了 IGBT 的元胞尺寸，增大了单位面积的元胞密度和沟 道宽度，降低了器件的导通电阻。 2. 多晶硅在半导体工艺中的应用 多晶硅作为重要的硅单质材料之一，早期仅用作生产单晶硅的原料。从 20 世纪 60 年代开始，多晶硅薄膜才逐渐应用于微电子领域，成为制作 IC 中的 MOS 管栅极、互连线、桥接线及电容器极板的重要材料。 在压阻传感器方面，与单晶硅相比，多晶硅薄膜器件无需 p-n 结衬底隔离， 可实现高温工作；与绝缘体上单晶硅（ SOI）相比，其具有工艺简单、制造成 本低的优势。但是，普通多晶硅压阻传感器灵敏度偏低，温度系数较高。多晶 硅薄膜淀积方法很多，其中 CVD 法凭借其工艺简单、成膜质量高、可批量生 产等优点得到广泛应用。目前， LPCVD 法是多数商用传感器制作多晶硅电阻的 首选工艺，主要基于硅烷的热分解或卤硅烷的氢还原反应。影响 LPCVD 法成 膜质量的因素主要为淀积温度、硅烷浓度和反应压强，而淀积速率取决于淀积 温度和 SiH 流量。随着反应的进行， SiH 浓度沿气流方向逐渐递减，使样品片 4 4 间均一性变差。虽然可采用温度梯度补偿，抵消 SiH4 损耗的影响，但是温度的 微小变化，仍会改变淀积速率，造成片间均一性变差。研究表明，在其他条件 不变情况下，淀积温度每改变 1°C，淀积速率就变化 5%~5.5%。此外，片内均 一性也受样品温度分布及表面气体流动模式的影响。当样片受热不均、与炉管 不共心或放置不当时，片内均一性就会下降。一般来说，片内误差在淀积速率 较低时约为 4% ，在淀积速率较高时可达 20%。 现在有一种铝诱导晶化法，是一种在玻璃等廉价衬底上低温制备大晶粒、 高结晶质量的多晶硅薄膜的新方法。它所制备的多晶硅薄膜具有非常强的 （111）择优取向，而 Si （111）和 BaSi 的晶格错配率仅为 1％。BaSi 晶体 2 2 的禁带宽度为 1.5eV，在 1.5eV 时的光吸收系数比晶硅高两个数量级，因此其 是很有潜力的太阳电池材料。 3. 简述双极晶体管电流放大系数随频率变化的原因 晶体管有高频管和低频管之分，一般来说低频管只能用在 3MC 以下的频率 范围；而高频管则可以用到几十或者几百 MC 的高频范围，有时称超过 75MC 的管子为超高频晶体管。下图是电流放大系数随频率变化的关系图，由图可看 出频率每提高一倍，电流放大系数下降一半。 ?? 0 ??= ?? 1 + ?? ?? 晶体管的共射极电流放大系数 β与信号频率 f 间的关系为： ?? 式 中， β为低频是的电流放大系数， f 为共射极的截止频率。特征频率 f 是晶体 0 β T 管可以起电流放大作用的最高频率的限度，是共射极电路设计的一个重要依据， ?? = ??? ?? ?? ，f T 也被称为 “增益宽带乘积 ”。因为 β反映了晶体管对电流的增益作 用， f 代表了从低频起到某一频率 f 的频带宽度。所以 β和 f 的乘积就代表了增 益带宽乘积。 晶体管的电流放大系数随讯号频率增高而下降，有如下四种原因： 1、发射结势垒电容的充放电引起发射效率的下降。根据晶体管的等效电路， 如下图所示。 PN 结的势垒电容是并联在 PN 结电阻上的。交流讯号 ie 的一部分 流过势垒电容 C ，它不参加基区输运。因此使注入到基区的电子扩散流在总电 T 流中的比例下降了。频率越高， CT 容抗越小，通过 CT 的电流越大，电流放大 系数就越小。 2、基区渡越时间使基区输运系数下降。扩散通过基区的少子具有与其有效 质量及迁移率相关联的一定的惯性，如果加到发射结上的电压的频率不断的增 加，载流子对外讯号就不能瞬间响应。其结果造成物理滞后，使复合增加，电 流增益下降。 3、集电极势垒渡越时间使电流放大系数下降。基区中的少子输运到集电结 边界后，还要越过集电结势垒区，才能到达集电区。因此在高频讯号下，必将 引起势垒区中电荷积累的迅速变化，所以需要有部分少子电流去提供这一积累， 使越过势垒区能到达集电区的少子数目比由基区输运来的少了。因此使电流放 大系数下降了。 4 、集电结势垒电容的影响。和发射结相似，集电结还存在势垒电容 CT 和 集电极体电阻 r ，所以电流越过集电结后还不能全部变成有用的 i ，有一部分 ce c 还要对势垒电容 CT 充放电，引起电流放大系数的下降和电流的延迟。 计算： ?? ?? ?? = γ ?? + ?? ?? ?? 发射效率为 : ?? ?? ?? ?? * ?? β = ?? ?? 基区输运系数为： ?? ?? ?? ??

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